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• 存算一体的冗余替换电路、芯片及计算装置 公开日期：2024-11-29 公开号：CN113851175A 申请号：CN202111136019.5
  发明 存算一体的冗余替换电路、芯片及计算装置

  • 申请号：CN202111136019.5
  • 公开号：CN113851175A
  • 公开日期：2024-11-29
  • 申请人：上海后摩智能科技有限公司

  本公开实施例公开了一种存算一体的冗余替换电路、芯片、计算装置，其中，该电路包括：存算单元阵列、数据输入单元阵列、冗余使能信号产生单元和逻辑控制单元，存算单元阵列包括常规存算单元和冗余存算单元；逻辑控制单元用于根据坏点地址，将对包含坏点的常规存算单元的操作替换为对冗余存算单元的操作；冗余使能信号产生单元用于根据坏点地址，设置输入目标数据输入单元的冗余使能信号；数据输入单元包括冗余使能信号检测模块，用于根据对应的冗余使能信号确定是否将输入数据输入冗余存算单元。本公开实施例实现了出现坏点时将存储数据和输入数据同时替换到冗余存算单元中，输入数据由冗余路径直接传送到冗余存算单元中，可以降低数据延迟。

  发布时间：2023-07-07 07:09:35

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• 唱臂枢轴 公开日期：2024-11-29 公开号：CN116368567A 申请号：CN202180069194.9
  PCT发明 唱臂枢轴

  • 申请号：CN202180069194.9
  • 公开号：CN116368567A
  • 公开日期：2024-11-29
  • 申请人：理查德·布莱恩

  一种唱臂(200a；200b；200c；200d；200e)包括：细长构件(8a；8b；8c；8d；8e)、悬挂装置(4a，5a；4b，5b；4c，5c；4d，5d；4e，5e)、突起(1a；1b；1c；1d；1e)和接触表面(2a；2b；2c；2d；2e)。悬挂装置(4a，5a；4b，5b；4c，5c；4d，5d；4e，5e)将细长构件(8a；8b；8c；8d；8e)悬挂在大致水平的位置。细长构件的重量基本由悬挂装置支撑。突起(1a；1b；1c；1d；1e)布置成在接触点(206a；206b；206c；206d；206e)处与接触表面相对接触，使得与细长构件的长度基本平行的拖曳力的作用促使接触表面(2a；2b；2c；2d；2e)和突起(1a；1b；1c；1d；1e)相对接触，从而产生抵抗拖拽力的接触力。通过分离用于支撑细长构件的重量的装置和用于抵抗沿细长构件的长度作用的拖拽力的装置，可以更有效地抵抗拖拽力，因此提供具有改进的性能的唱臂。

  发布时间：2023-07-03 10:01:50

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• 存储器设备及其操作方法 公开日期：2024-11-29 公开号：CN113096701A 申请号：CN202011539051.3
  发明 存储器设备及其操作方法

  • 申请号：CN202011539051.3
  • 公开号：CN113096701A
  • 公开日期：2024-11-29
  • 申请人：意法半导体股份有限公司

  本公开的各实施例涉及存储器设备及其操作方法。实施例的非易失性存储器设备包括以行和列布置的存储器单元的阵列；多个局部位线；以及多个主位线，每个主位线可耦合到局部位线的对应的子集。每个列的存储器单元被耦合到对应的局部位线。存储器设备还包括列解码器，列解码器可以被电子地控制以便将每个主位线耦合到局部位线的对应的子集的选择的局部位线。列解码器将每个主位线耦合到对应的选择的局部位线的两个不同的点。

  发布时间：2023-06-14 12:39:58

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• 偏移消除 公开日期：2024-11-29 公开号：CN112997250A 申请号：CN201980074401.2
  PCT发明 偏移消除

  • 申请号：CN201980074401.2
  • 公开号：CN112997250A
  • 公开日期：2024-11-29
  • 申请人：美光科技公司

  本申请案针对于偏移消除。存储器装置可确定信道处于中断所述信道的主动端接的状态并且启用参考电压的校准(例如，通过存储器装置)。举例来说，用于针对第二装置(例如，控制器)的数据传送的信道最初可处于主动端接的状态。所述存储器装置可确定所述信道已转变到中断所述主动端接的另一状态。在所述信道处于所述另一状态时，所述存储器装置可通过在所述信道上发射校准信号并且检测与参考电压相关联的偏移，校准接收器的参考电压。所述存储器装置可使用所述所检测的偏移和所述参考电压识别在所述信道上发射到所述存储器装置的信号。

  发布时间：2023-06-11 13:25:33

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• 基于非线性忆阻器阵列的随机数产生器 公开日期：2024-11-29 公开号：CN114863974A 申请号：CN202210426488.9
  发明 基于非线性忆阻器阵列的随机数产生器

  • 申请号：CN202210426488.9
  • 公开号：CN114863974A
  • 公开日期：2024-11-29
  • 申请人：华中科技大学

  本发明公开了一种基于非线性忆阻器阵列的随机数产生器，包括：可变信号激励电路、非线性忆阻器阵列、ADC阵列和寄存器；非线性忆阻器阵列的输入端连接至可变信号激励电路的输出端，用于根据可变信号激励电路输出的激励电压信号输出模拟随机信号；ADC阵列用于读取模拟随机信号并将其转换为数字随机信号；寄存器用于暂存数字随机信号并输出随机数。激励电压信号的大小在非线性忆阻器阵列中非线性忆阻器的本征电压范围内取值。本发明可直接在存储器阵列上实现，不需要引入额外的电路，同时不受时间和空间的限制，可以在任意空闲或者非空闲的存储器上实现，因此具有极高的时间复用性和空间复用性；且提高了随机数生成的速度。

  发布时间：2023-05-18 13:02:34

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• 一种针对NAND Flash最大保存时间错误数的分析方法 公开日期：2024-11-29 公开号：CN114283865A 申请号：CN202111586620.4
  发明 一种针对NAND Flash最大保存时间错误数的分析方法

  • 申请号：CN202111586620.4
  • 公开号：CN114283865A
  • 公开日期：2024-11-29
  • 申请人：山东华芯半导体有限公司

  本发明公开一种针对NAND Flash最大保存时间错误数的分析方法，本方法针对对个对照试验组进行不同条件的写入后，模拟NAND Flash的最大保存时间，然后进行不同条件的读取，从而判断各种条件下错误数是否仍在可纠错范围内，防止重要数据丢失，判断出各种条件下的错误情况后，为后续的读写提供指导，避免错误数超过可纠错范围。

  发布时间：2023-05-05 09:44:54

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• NOR型闪存编程电路 公开日期：2024-11-29 公开号：CN114203242A 申请号：CN202111459053.6
  发明 NOR型闪存编程电路

  • 申请号：CN202111459053.6
  • 公开号：CN114203242A
  • 公开日期：2024-11-29
  • 申请人：普冉半导体（上海）股份有限公司

  本发明公开了一种NOR型闪存编程电路，其电源电压检测电路，用于检测电荷泵输入端的编程工作电源电压；其地址译码单元用于选择NOR型存储阵列中需要进行编程操作的存储单元，提供电荷泵输出端到需要编程的存储单元的电流通道；所述编程控制电路，实时编程工作电源电压越高，在一次编程脉冲中所述地址译码单元的电荷泵输出端到对应同一字线的需要编程的存储单元的位线的电流通道的最大允许连通数量越大。该NOR型闪存编程电路，能减小芯片面积，并且即便接到电荷泵输入端的编程工作电源电压大幅变化，也都能对NOR型闪存进行有效编程。

  发布时间：2023-04-28 10:03:48

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• 一种基于寡核苷酸芯片杂交的信息存储方法 公开日期：2024-11-29 公开号：CN114093401A 申请号：CN202111336447.2
  发明 一种基于寡核苷酸芯片杂交的信息存储方法

  • 申请号：CN202111336447.2
  • 公开号：CN114093401A
  • 公开日期：2024-11-29
  • 申请人：中国科学院武汉病毒研究所|||湖南科技大学

  本发明公开了一种基于寡核苷酸芯片杂交的信息存储方法，包括如下目标信息写入的步骤：(1)将目标信息转换为二进制代码，然后将二进制代码分割为若干字段，每个所述字段对应寡核苷酸芯片上的一个位点，每个位点包含N个二进制数位；(2)将每个位点的N个二进制数位上的1/0值映射为N种寡核苷酸编码链的有/无组合，得到寡核苷酸芯片上所有所述位点需要添加的寡核苷酸编码链组合列表；(3)根据寡核苷酸编码链组合列表将寡核苷酸编码链以共价键方式固定在所述寡核苷酸芯片表面的所述位点中，完成目标信息在寡核苷酸芯片上的写入。本申请实现了多种复杂文件格式的存取，并行性好，信噪比高，存取速度快，准确性好。

  发布时间：2023-04-26 09:59:07

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• 具有过冲保护的FPGA存储单元电源电路 公开日期：2024-11-26 公开号：CN117457050A 申请号：CN202311429447.6
  发明 具有过冲保护的FPGA存储单元电源电路

  • 申请号：CN202311429447.6
  • 公开号：CN117457050A
  • 公开日期：2024-11-26
  • 申请人：无锡中微亿芯有限公司

  本发明涉及一种具有过冲保护的FPGA存储单元电源电路，其包括：电源电路本体，用于提供存储单元工作所需的电源SRAMVS，其中，所述电源电路本体包括若干POWER MOS管；过冲保护电路，包括用于泄放流过POWER MOS管电流的泄放管以及用于配置泄放管泄放状态的有源负载电路，其中，所述泄放管与POWER MOS管对应且适配连接；过冲发生时，有源负载电路基于电源SRAMVS的电压配置泄放管进入泄放保护状态，利用处于泄放保护状态的泄放管将流经所适配连接POWER MOS管的电流快速泄放，以抑制电源SRAMVS的电压升高。本发明能有效实现过冲保护，提高存储单元电源电路供电的稳定性与可靠性。

  发布时间：2024-01-30 07:16:46

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• 内存装置 公开日期：2024-11-26 公开号：CN113689903A 申请号：CN202110789914.0
  发明 内存装置

  • 申请号：CN202110789914.0
  • 公开号：CN113689903A
  • 公开日期：2024-11-26
  • 申请人：萧志成

  本发明公开一种内存装置，其包含多条沿一第一方向延伸的字符线，及至少一内存单元。至少一内存单元包含沿相异于第一方向的一第二方向排列的多个内存组件群组，每一内存组件群组包含多个内存组件；及至少一条位元线沿第二方向延伸；及至少一条列字符线沿第二方向延伸；及沿第一方向延伸的多条行字符线；及多个列开关，每一列开关具有耦接于至少一条列字符线的一控制端，耦接于多个内存组件群组其中之一的一第一端，及耦接于至少一条位元线的一第二端；及多个行开关，每一行开关具有耦接于一相对应行字符线的一控制端，每一行开关和一相对应列开关串连耦接于多个内存组件群组其中之一及至少一条位元线之间。本发明提供的内存装置可以减少功率消耗。

  发布时间：2023-06-29 07:30:47

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