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• 三态内容寻址存储器 公开日期：2025-03-25 公开号：CN114360604A 申请号：CN202210029983.6
  发明 三态内容寻址存储器

  • 申请号：CN202210029983.6
  • 公开号：CN114360604A
  • 公开日期：2025-03-25
  • 申请人：苏州腾芯微电子有限公司

  本发明公开了一种三态内容寻址存储器，包括与TCAM单元连接的搜索线；所述搜索线配有升压电路；所述升压电路包括：设置在搜索线一侧且与搜索线形成耦合电容的金属线，以及与金属线连接的升压控制单元；所述升压控制单元在搜索线处于高电平时，将金属线设置为高电平；且金属线通过耦合电容提高处于高电平的局部搜索线的电压。本发明能在搜索线处于高电平时进一步提高搜索线的电压，搜索线电压提高后，可增大TCAM单元中为匹配线放电的NMOS管的VGS电压，从而可加大放电电流，可使匹配线放电速度变快，进而使匹配线求值速度变快，提高搜索操作的效率，进而提高三态内容寻址存储器的工作频率和性能。

  发布时间：2023-05-09 09:50:11

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• 存储器装置以及其读取页面媒体流的方法 公开日期：2025-03-25 公开号：CN112634969A 申请号：CN202010031351.4
  发明 存储器装置以及其读取页面媒体流的方法

  • 申请号：CN202010031351.4
  • 公开号：CN112634969A
  • 公开日期：2025-03-25
  • 申请人：旺宏电子股份有限公司

  本发明公开了一种存储器装置以及其读取页面媒体流的方法，该存储器装置为包含具有第一层级缓冲器锁存器及第二层级缓冲器锁存器的页缓冲器的存储器装置，诸如页面模式NAND闪存，存储器装置使用以下来进行操作：第一流水线级(pipeline stage)，将页面转移至第一层级缓冲器锁存器；第二流水线级，将第二层级缓冲器锁存器清除至第三缓冲器层级且将页面自第一层级缓冲器锁存器转移至第二层级缓冲器锁存器；以及第三流水线级，将页面移动至第三缓冲器层级且以交错方式对页面的第一部分中的数据执行第一ECC函数且在执行第二ECC函数时输出页面的第一部分，且在第三缓冲器层级中对页面的第二部分中的数据执行第一ECC函数，且在执行第二ECC函数时输出第二部分。

  发布时间：2023-06-03 12:10:47

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• 非易失性存储器与其操作方法 公开日期：2025-03-25 公开号：CN113160866A 申请号：CN202010045577.X
  发明 非易失性存储器与其操作方法

  • 申请号：CN202010045577.X
  • 公开号：CN113160866A
  • 公开日期：2025-03-25
  • 申请人：旺宏电子股份有限公司

  本发明公开了一种非易失性存储器与其操作方法。非易失性存储器包含多个存储器单元串列、多个位开关、存储器操作电路及多个源极开关。这些位开关电性连接于这些存储器单元串列。存储器操作电路电性连接于这些位开关，用以传送写入信号至存储器单元串列。这些源极开关电性连接于存储器单元串列，使得存储器单元串列经由源极开关接收偏压信号。在写入阶段中，当位开关中的第一位开关导通，使得第一存储器单元串列通过第一位开关接收写入信号时，电性连接于其他存储器单元串列的这些源极开关将导通。

  发布时间：2023-06-15 07:15:29

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• 抗软错误的SRAM 公开日期：2025-03-25 公开号：CN113851177A 申请号：CN202111151645.1
  发明 抗软错误的SRAM

  • 申请号：CN202111151645.1
  • 公开号：CN113851177A
  • 公开日期：2025-03-25
  • 申请人：上海华虹宏力半导体制造有限公司

  本发明公开了一种抗软错误的SRAM的SRAM存储单元具有双重互锁结构，包括：共源连接的第一和第二NMOS管并由第一和第二NMOS管提供互锁的第一和第二存储节点，共源连接的第一和第二PMOS管并由第一和第二PMOS管提供互锁的第三和第四存储节点，共漏连接的第五MOS晶体管的栅极和源极连接在同相的第一和第三存储节点之间，共漏连接的第六MOS晶体管的栅极和源极连接在同相的第二和第四存储节点之间；共源连接的第七MOS晶体管的栅极和漏极连接在反相的第一和第四存储节点之间；共源连接的第八MOS晶体管的栅极和漏极连接在反相的第二和第三存储节点之间，第五至第八MOS晶体管都为NMOS管。本发明能容忍一个节点电位发生翻转，且能降低工作电压。

  发布时间：2023-07-07 07:09:52

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• 基于二位晶体管存储器的可进行四进制逻辑运算的集成电路 公开日期：2025-03-25 公开号：CN113921048A 申请号：CN202111213587.0
  发明 基于二位晶体管存储器的可进行四进制逻辑运算的集成电路

  • 申请号：CN202111213587.0
  • 公开号：CN113921048A
  • 公开日期：2025-03-25
  • 申请人：吉林大学

  本发明公开了基于二位晶体管存储器的可进行四进制逻辑运算的集成电路，属于集成电路技术领域，分别为非门、与非门、或非门三种集成电路，所述三种集成电路均以二位晶体管存储器为核心元器件；三种集成电路均能完成相应的、四进制逻辑(非、与非、或非)运算；非门电路是由一个电阻与一个二位晶体管存储器串联组成；与非门是由两个二位晶体管存储器与一个电阻依次串联组成；或非门是由两个二位晶体管存储器先并联、再与一个电阻串联组成。本发明的二位晶体管存储器的工作电压不高于15伏特，场效应迁移率大于5cm2/Vs，可倍增存储器的信息存储容量。本发明的三种集成电路均能进行四进制逻辑运算，应用于构建存算一体化的构架，能解决冯·诺依曼瓶颈问题。

  发布时间：2023-04-22 09:10:15

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• 电荷消除电路模块、MRAM存储单元读出电路及存储系统 公开日期：2025-03-25 公开号：CN114639404A 申请号：CN202210232804.9
  发明 电荷消除电路模块、MRAM存储单元读出电路及存储系统

  • 申请号：CN202210232804.9
  • 公开号：CN114639404A
  • 公开日期：2025-03-25
  • 申请人：北京大学|||华为技术有限公司

  本发明公开一种电荷消除电路模块、MRAM存储单元读出电路及存储系统。该读出电路包括第一位线电容、第二位线电容、位线电荷消除模块、耦合放大模块、耦合电荷消除模块、比较锁存模块，位线电荷消除模块可以将待比较的两条位线放电至相同的低电平或充电至相同的高电平，耦合放大模块不仅能将其两个输入端放电至相同的低电平，也能将输入端的信号放大，耦合电荷消除模块可以将耦合放大模块两个输出端放电至相同的低电平或充电至相同的高电平，防止了预充后两个节点电容上的电荷差、连接两个节点电容的两条支路的失配误差和上一次读出完成后的节点电容上的残余电荷对读出准确率的影响。

  发布时间：2023-05-14 11:37:18

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• EEPROM存储器设备和对应方法 公开日期：2025-03-25 公开号：CN113223595A 申请号：CN202110179558.0
  发明 EEPROM存储器设备和对应方法

  • 申请号：CN202110179558.0
  • 公开号：CN113223595A
  • 公开日期：2025-03-25
  • 申请人：意法半导体(鲁塞)公司

  本公开涉及EEPROM存储器设备和对应方法。电可擦除可编程只读存储器类型的存储器设备包括写入电路装置，写入电路装置被设计为：响应于接收到用于写入在存储器平面的至少一个选中存储器字中的至少一个选中字节的命令，进行写入操作，写入操作包括跟随有编程周期的擦除周期，并且写入电路装置被配置用于在擦除周期期间：在至少一个选中存储器字的所有字节的存储器单元中生成擦除电压，并且生成擦除禁止电位，擦除禁止电位相对于擦除电压被配置，以防止擦除至少一个选中存储器字的未选中字节的存储器单元，该未选中字节不是至少一个选中字节。

  发布时间：2023-06-16 07:29:58

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• 用于确定字线与存储器孔短路的全位线感测 公开日期：2025-03-25 公开号：CN114464232A 申请号：CN202011237818.7
  发明 用于确定字线与存储器孔短路的全位线感测

  • 申请号：CN202011237818.7
  • 公开号：CN114464232A
  • 公开日期：2025-03-25
  • 申请人：桑迪士克科技股份有限公司

  本发明提供了用于检测存储器设备中的短路并且具体地检测字线与沟道短路以及在NAND串顶部处的位线触点之间的短路的装置和技术。短路检测操作包括沟道预清洁阶段，该沟道预清洁阶段对非短路NAND串的沟道放电，同时使短路NAND串的位线升压，之后是位线预充电阶段，该位线预充电阶段使非短路NAND串的位线升压，之后是位线放电阶段，该位线放电阶段使非短路NAND串的位线放电，之后是感测阶段，该感测阶段将短路NAND串识别为处于编程状态或非导电状态。

  发布时间：2023-06-18 07:24:07

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• 具有分布式列存取的高处理量DRAM 公开日期：2025-03-25 公开号：CN112397108A 申请号：CN202010558808.7
  发明 具有分布式列存取的高处理量DRAM

  • 申请号：CN202010558808.7
  • 公开号：CN112397108A
  • 公开日期：2025-03-25
  • 申请人：美光科技公司

  本发明涉及一种具有分布式列存取的高处理量DRAM。一种设备具有存储器裸片，所述存储器裸片具有划分成多个数据片段的存储器单元阵列。错调电路选择共同命令信号且设置列存取信号以基于所述共同命令信号及/或个别命令信号选择要存取的数据片段以对所选择的数据片段执行对应于所选择的共同命令信号的存储器操作。数据总线连接所述存储器单元阵列以形成数据单元，其中每一数据单元包含来自每一存储器单元阵列的数据片段且经配置使得所述数据片段并联连接到所述数据总线并使用所述数据总线的相同线。所述错调电路经配置使得经识别用于在所述多个存储器裸片中的激活的数据片段不是相同数据单元的部分。

  发布时间：2023-05-29 12:06:31

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• 一种录音方法和蓝牙互联系统 公开日期：2025-03-25 公开号：CN116168730A 申请号：CN202111417105.3
  发明 一种录音方法和蓝牙互联系统

  • 申请号：CN202111417105.3
  • 公开号：CN116168730A
  • 公开日期：2025-03-25
  • 申请人：上海博泰悦臻网络技术服务有限公司

  本发明实施例提供了一种录音方法和蓝牙互联系统，其中，所述方法应用于蓝牙互联系统，所述蓝牙互联系统包括车机和移动终端，所述方法包括：所述车机接收到移动终端发送的第一录音指令后，开启本机的第一麦克风录制第一时长的第一录音片段；将所述第一录音片段发送至所述移动终端；所述移动终端发送第一录音指令后等待第二时长启动本机的第二麦克风开始录音，直至接收到录音结束指令生成第二录音片段；所述移动终端按照预设规则对第一录音片段和第二录音片段进行拼接，生成目标录音片段；通过预设应用程序，将目标录音片段发送至目标对象，能够有效解决录音延迟的问题，确保所录制的语音消息的全面性。

  发布时间：2023-05-28 13:02:23

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