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• 底部钉扎SOT-MRAM位结构和制造方法 公开日期：2025-03-28 公开号：CN112992214A 申请号：CN202110249003.9
  发明 底部钉扎SOT-MRAM位结构和制造方法

  • 申请号：CN202110249003.9
  • 公开号：CN112992214A
  • 公开日期：2025-03-28
  • 申请人：桑迪士克科技股份有限公司

  本公开的实施例总体上涉及数据储存和计算机存储系统，更具体地涉及SOT‑MRAM芯片结构。SOT‑MRAM芯片结构包括多个引线、多个存储器单元以及多个晶体管。引线可以由具有大自旋‑轨道耦合强度和高电阻率的材料制成。每个单独的引线可包括多个第一部分和与第一部分区分开的多个第二部分。第二部分的电阻率小于第一部分的电阻率，所以引线的总电阻率减小，导致改进的功率效率和信噪比。

  发布时间：2023-06-11 13:31:45

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• 一种磁阻存储器单元、写控制方法及存算模块 公开日期：2025-03-25 公开号：CN113744779A 申请号：CN202110922939.3
  发明 一种磁阻存储器单元、写控制方法及存算模块

  • 申请号：CN202110922939.3
  • 公开号：CN113744779A
  • 公开日期：2025-03-25
  • 申请人：中国科学院微电子研究所

  本发明公开了一种磁阻存储器单元、写控制方法及存算模块，其中，磁阻存储器单元包括：第一磁隧道结、第二磁隧道结和金属层；第一磁隧道结和第二磁隧道结均设置在金属层上；金属层被配置为用于通过写电流，第一磁隧道结的易轴在金属层所在平面与写电流所在方向呈第一角度，第二磁隧道结的易轴沿金属层所在平面与写电流所在方向呈第二角度，第一角度和第二角度相对于写电流所在方向的偏转方向相反；第一磁隧道结和第二磁隧道结被配置为用于通过读电流。本发明磁阻存储器单元可实现无外加磁场辅助的全电控的超快磁化翻转，有利于大规模集成，且在读取信息时可通过自参考机制实现读取，提高读取裕度，进而增强读可靠性，降低读延时。

  发布时间：2023-07-03 10:45:43

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• 一种控制电路电压的方法及装置 公开日期：2025-03-25 公开号：CN114360613A 申请号：CN202111660121.5
  发明 一种控制电路电压的方法及装置

  • 申请号：CN202111660121.5
  • 公开号：CN114360613A
  • 公开日期：2025-03-25
  • 申请人：京微齐力（北京）科技股份有限公司

  本发明涉及一种控制电路电压的方法及装置，方法包括：主LDO接收控制端口的读/写操作指令，产生读/写电压，将所述读/写电压记为第一信号，将所述第一信号输出至子LDO；根据顶层码流配置的模块地址，与模块自身的ID进行匹配，生成模块选择信号，根据所述模块选择信号选择模块；LDO输出电压控制信号选择器对LDO输出电压控制信号进行选择，将选择的LDO输出电压控制信号记为读/写使能信号；子LDO根据所述第一信号及所述读/写使能信号对电路提供电压。通过本申请提供的的控制电路电压的方法，可以改变不同工作模式下存储器的电源电压，使写操作更可靠，同时降低功耗，并且在不同的工作模式下改变电源电压也可以提高速度。

  发布时间：2023-05-09 09:46:37

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• 基于单个FeFET的高能效CAM及其操作方法 公开日期：2025-03-25 公开号：CN114678052A 申请号：CN202210190672.8
  发明 基于单个FeFET的高能效CAM及其操作方法

  • 申请号：CN202210190672.8
  • 公开号：CN114678052A
  • 公开日期：2025-03-25
  • 申请人：浙江大学

  本发明公开了一种基于单个FeFET的高能效CAM及其操作方法，涉及适合于低功耗高性能的基于FeFET的存储器的设计；充分利用了FeFET的存储特性实现了全新的基于单个FeFET的CAM单元的设计，节约了晶体管的数量，降低了搜索能耗，并获得了数据保存的非易失性。本发明采用2T‑1FeFET结构，结合了FeFET和CMOS的优点，在不降低性能的情况下，仅利用一个FeFET实现了相比传统基于CMOS的CAM更少的面积开销和更低的能耗，并且实现了非易失性；本发明还采用了自适应匹配线预充电与放电的数据搜索设计方法，通过降低匹配线电压摆幅进一步优化了搜索能耗。

  发布时间：2023-05-14 12:08:08

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• 峰值电流降低的存储器核心加电 公开日期：2025-03-25 公开号：CN113939874A 申请号：CN202080040751.X
  PCT发明 峰值电流降低的存储器核心加电

  • 申请号：CN202080040751.X
  • 公开号：CN113939874A
  • 公开日期：2025-03-25
  • 申请人：高通股份有限公司

  一种存储器具有多个核心，该多个核心根据从第一核心到最终核心的加电次序加电。在当前核心的核心电源电压根据加电次序加电时，响应于核心电源电压超过后继核心中的控制晶体管的阈值电压，触发加电次序中的后继核心的加电。

  发布时间：2023-04-22 09:15:42

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• 存储器、存储系统以及操作方法 公开日期：2025-03-25 公开号：CN114639425A 申请号：CN202210137528.8
  发明 存储器、存储系统以及操作方法

  • 申请号：CN202210137528.8
  • 公开号：CN114639425A
  • 公开日期：2025-03-25
  • 申请人：长江存储科技有限责任公司

  本申请公开了一种存储器、存储系统以及操作方法，属于存储技术领域。在本申请中，第一编程验证方式用于在第一验证子操作时对第一数量个编程态进行验证，第二编程验证方式用于在第二验证子操作时对第二数量个编程态进行验证，且第一数量和第二数量不同，第一验证子操作所需验证的编程态和第二验证子操作所需验证的编程态中存在相同的编程态。如此，在其中一种编程验证方式为逐个对每个编程态进行验证时，另一种编程验证方式中将存在某次验证子操作同时验证多个编程态，该编程验证方式所使用的时间也就相对较短，所以本申请将第一编程验证方式和第二编程验证方式进行结合，能够缩短整体的编程验证时间，从而提高整体编程速度。

  发布时间：2023-05-14 11:35:48

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• 对备用放大器的启动保护 公开日期：2025-03-25 公开号：CN116072162A 申请号：CN202210835081.1
  发明 对备用放大器的启动保护

  • 申请号：CN202210835081.1
  • 公开号：CN116072162A
  • 公开日期：2025-03-25
  • 申请人：美光科技公司

  本文中的实施例涉及对备用放大器的启动保护。具体来说，可减小所述备用放大器的输入电压以减少所述备用放大器或其组件的损坏的发生。在一些实施例中，可使用分压器来减小所述输入电压，所述分压器在加电操作期间将减小的输入电压提供到所述备用放大器。在完成所述加电操作之后，所述备用放大器的所述输入电压可恢复到操作电压。所述减小的输入电压可通过将所述备用放大器的一或多个晶体管的栅极到漏极电压维持为低于最大值而减少所述备用放大器的损坏的发生。

  发布时间：2023-05-10 10:51:59

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• 一种用于SRAM芯片的安全系统 公开日期：2025-03-25 公开号：CN114792532A 申请号：CN202110099158.9
  发明 一种用于SRAM芯片的安全系统

  • 申请号：CN202110099158.9
  • 公开号：CN114792532A
  • 公开日期：2025-03-25
  • 申请人：中国科学院微电子研究所

  本发明涉及一种用于SRAM芯片的安全系统，属于SRAM存储器技术领域，解决了现有技术不能准确衡量SRAM芯片的老化程度、不能给出老化程度安全示警的问题。该系统包括：压印力度检测模块，用于启动后自动检测待测SRAM芯片的压印力度，判断其安全性能是否达标，不达标时输出压印超阈值信号至控制模块；控制模块，用于定时控制压印力度检测模块启动；以及，根据接收到的压印超阈值信号自动生成匹配校验信息至主机，根据主机的回复信息判断校验是否成功；如果成功，拒绝校验之后主机发出的所有对该SRAM的擦除指令；如果失败，利用寄生电源模块提供的电能对该SRAM芯片的存储信息进行擦除；寄生电源模块，用于为控制模块的上述擦除操作提供电能。

  发布时间：2023-05-17 11:48:12

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• 具多阶型存储器胞阵列的非易失性存储器及编程控制方法 公开日期：2025-03-25 公开号：CN114360616A 申请号：CN202110668224.X
  发明 具多阶型存储器胞阵列的非易失性存储器及编程控制方法

  • 申请号：CN202110668224.X
  • 公开号：CN114360616A
  • 公开日期：2025-03-25
  • 申请人：力旺电子股份有限公司

  具多阶型存储器胞阵列的非易失性存储器及编程控制方法。该非易失性存储器包括一存储器胞阵列、一电流供应电路、一路径选择电路、一验证电路与一控制电路。在一验证动作的一采样区间时，该控制电路控制该电流供应电路提供n个第M参考电流至该n个验证元件，并转换为n个参考电压。在该验证动作的一验证区间时，该控制电路控制一选定行的n个多阶型存储器胞产生n个存储器胞电流至该n个验证元件，并转换为n个感测电压。该n个验证元件根据对应的该参考电压与对应的该感测电压，产生该n个验证信号，使得该控制电路决定该n个多阶型存储器胞是否到达一第M存储状态。

  发布时间：2023-05-08 10:27:11

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• 复位读取干扰缓解 公开日期：2025-03-25 公开号：CN114913904A 申请号：CN202210087205.2
  发明 复位读取干扰缓解

  • 申请号：CN202210087205.2
  • 公开号：CN114913904A
  • 公开日期：2025-03-25
  • 申请人：美光科技公司

  本申请案涉及复位读取干扰缓解。方法和系统包含具有经配置以存储数据的多个存储器单元的存储器装置。所述存储器装置还包含控制电路系统，所述控制电路系统包含重试电路系统。所述重试电路系统经配置以接收具有目标地址的读取命令。所述重试电路系统还经配置以确定存储在所述存储器单元中的所述数据的所述目标地址将从先前读取操作中重新使用。另外，所述重试电路系统经配置以致使通过重新使用所述目标地址从所述先前读取操作中从所述感测放大器锁存器读取所述数据。具体来说，重新使用所述目标地址包含绕过针对当前读取操作将所述数据从所述存储器单元重新读取到所述感测放大器锁存器中。

  发布时间：2023-05-20 11:00:37

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