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• 用于多目标模拟的双口RAM读出方法及电路 公开日期：2024-09-17 公开号：CN116884455A 申请号：CN202310856473.0
  发明 用于多目标模拟的双口RAM读出方法及电路

  • 申请号：CN202310856473.0
  • 公开号：CN116884455A
  • 公开日期：2024-09-17
  • 申请人：武汉贞坤电子有限公司

  本发明公开了一种用于多目标模拟的双口RAM读出方法及电路，属于智能硬件技术领域，该方法包括：根据待模拟目标的距离最小调节精度，确定写入时钟频率；根据写入时钟频率和待模拟的目标个数，确定读出随路时钟的频率，并输出对应频率的读出随路时钟；接收FPGA发出的每个目标模拟的使能信号，并根据每个目标使能信号的时间顺序分别读取RAM中存储的待模拟目标的信息数据，按照读出随路时钟生成具有多通道的多目标模拟数据发送至FPGA；其中，每个目标的使能信号为FPGA根据每个目标的距离所对应的延迟时刻发出，多目标模拟数据中的通道与模拟目标一一对应。该方法可以大大节约FPGA资源，减小多目标下状态下常规RAM芯片数目。

  发布时间：2023-10-16 07:24:41

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• 行解码电路及SONOS结构的EEPROM 公开日期：2024-09-17 公开号：CN113870929A 申请号：CN202111151604.2
  发明 行解码电路及SONOS结构的EEPROM

  • 申请号：CN202111151604.2
  • 公开号：CN113870929A
  • 公开日期：2024-09-17
  • 申请人：上海华虹宏力半导体制造有限公司

  本发明提供一种行解码电路，包括：多组行解码单元，各组所述行解码单元包括：第一、第二、第三和第四预解码子单元、电平移位子单元以及第一、第二、第三和第四电压传输子单元，利用所述预解码子单元接收地址信号并给后级电路提供字线控制信号，以及利用所述电压传输子单元给后级电路提供SONOS线信号。本发明还提供一种SONOS结构的EEPROM。本申请在各组所述行解码单元中，4行预解码子单元和4行电压传输子单元共用1行电平移位子单元，可以减少所述电平移位子单元的数量，从而减少行解码电路的面积占芯片整体面积的比例。

  发布时间：2023-07-09 07:08:40

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• 移位寄存器、显示面板及显示装置 公开日期：2024-09-17 公开号：CN113409874A 申请号：CN202110665596.7
  发明 移位寄存器、显示面板及显示装置

  • 申请号：CN202110665596.7
  • 公开号：CN113409874A
  • 公开日期：2024-09-17
  • 申请人：京东方科技集团股份有限公司|||成都京东方光电科技有限公司

  本发明实施例提供了一种移位寄存器、显示面板及显示装置，本发明提供的移位寄存器具有两个输出端，且第二输出端与第一输出端输出的信号的电位相反，第一输出端可以与像素电路中的发光控制端电连接，将第二输出端与像素电路中阳极复位晶体管的栅极电连接。这样在像素发光阶段，仅第一输出端输出的信号控制发光控制晶体管导通以实现发光器件发光；在其余非发光阶段，仅第二输出端输出的信号控制阳极复位晶体管导通以实现对发光器件的阳极提供持续的初始化电压，使发光器件的阳极和阴极两端不产生额外的电流，从而可以避免本不应该发光的像素产生微弱的发光，从而提高显示面板的光学评价结果。

  发布时间：2023-06-23 08:09:13

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• 组合QLC编程方法 公开日期：2024-09-17 公开号：CN113393884A 申请号：CN202010564338.5
  发明 组合QLC编程方法

  • 申请号：CN202010564338.5
  • 公开号：CN113393884A
  • 公开日期：2024-09-17
  • 申请人：闪迪技术公司

  本发明题为“组合QLC编程方法”。本公开总体涉及改进的模糊‑精细编程。要写入的数据在写入到SLC之前最初经过编码器。当正将数据写入SLC时，数据还在通过编码器之前经过DRAM以准备精细写入。要存储在SLC中的数据位于存储器设备中的锁存器中，并且然后作为模糊写入而写入到MLC。之后，将已经过编码器的数据精细写入到MLC。编程以交错方式发生，其中SLC：模糊写入：精细写入的比为4:1:1。为了确保足够的XOR上下文管理，跨多个管芯以及跨多个超级设备的编程交错进行，使得跨64个管芯仅需要四个XOR奇偶上下文。

  发布时间：2023-06-23 08:01:32

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• 半导体存储器及其操作方法 公开日期：2024-09-17 公开号：CN112599173A 申请号：CN202010553079.6
  发明 半导体存储器及其操作方法

  • 申请号：CN202010553079.6
  • 公开号：CN112599173A
  • 公开日期：2024-09-17
  • 申请人：爱思开海力士有限公司

  提供了半导体存储器及其操作方法。一种半导体存储器包括：存储器块，包括多个页；外围电路，用于在对存储器块的写入操作中对存储器块执行第一擦除操作、编程操作和第二擦除操作；以及控制逻辑，用于控制外围电路以执行写入操作。控制逻辑被配置为控制外围电路以在第一擦除操作中，将存储器块中包括的多个存储器单元擦除到具有比目标擦除状态的阈值电压更高的阈值电压的预擦除状态，并且控制外围电路以在第二擦除操作中，将多个存储器单元之中的一些存储器单元擦除到目标擦除状态。

  发布时间：2023-06-02 13:54:47

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• 磁头和磁记录装置 公开日期：2024-09-17 公开号：CN114927147A 申请号：CN202110858621.3
  发明 磁头和磁记录装置

  • 申请号：CN202110858621.3
  • 公开号：CN114927147A
  • 公开日期：2024-09-17
  • 申请人：株式会社东芝|||东芝电子元件及存储装置株式会社

  本发明提供能提高记录密度的磁头和磁记录装置。根据实施方式，磁头包括第1、第2磁极、以及设置于第1、第2磁极之间的层叠体。层叠体包括第1磁性层、设置于第1磁性层与第2磁极之间的第2磁性层、设置于第1磁性层与第2磁性层之间的第1非磁性层、设置于第2磁性层与第2磁极之间的第2非磁性层、以及设置于第1磁极与第1磁性层之间的第3非磁性层。第1磁性层包括第1元素，该第1元素包括Fe、Co和Ni的至少一个。第2磁性层包括第1元素和第2元素，该第2元素包括从由Cr、V、Mn、Ti和Sc构成的群中选择的至少一个。第1磁性层不包括第2元素。第1磁性层的第1厚度为第2磁性层的第2厚度的0.25倍以上且4倍以下。

  发布时间：2023-05-20 11:10:45

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• 包括双通道前置放大器电路的数据存储设备 公开日期：2024-09-17 公开号：CN114730578A 申请号：CN202180006469.4
  PCT发明 包括双通道前置放大器电路的数据存储设备

  • 申请号：CN202180006469.4
  • 公开号：CN114730578A
  • 公开日期：2024-09-17
  • 申请人：西部数据技术公司

  本发明公开了一种数据存储设备，包括：顶部磁头，该顶部磁头在第一磁盘的顶表面上方致动；底部磁头，该底部磁头在该第一磁盘的底表面上方致动；顶部磁头，该顶部磁头在第二磁盘的顶表面上方致动；和底部磁头，该底部磁头在该第二磁盘的底表面上方致动。双通道前置放大器电路耦接到该第一磁盘和该第二磁盘的该顶部磁头和该底部磁头，其中将选择信号施加到该双通道前置放大器电路以在该第一磁盘与该第二磁盘之间进行选择。使用该双通道前置放大器电路来执行该选定磁盘的该顶表面和该底表面的同时访问操作。

  发布时间：2023-05-15 11:21:47

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• 半导体存储器设备及其操作方法 公开日期：2024-09-17 公开号：CN114464221A 申请号：CN202110687866.4
  发明 半导体存储器设备及其操作方法

  • 申请号：CN202110687866.4
  • 公开号：CN114464221A
  • 公开日期：2024-09-17
  • 申请人：爱思开海力士有限公司

  本公开的各实施例涉及半导体存储器设备和及其操作方法。一种半导体存储器设备包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路被配置成对存储器单元阵列执行编程操作和读取操作。控制逻辑被配置成控制外围电路的操作。控制逻辑控制外围电路对在多个存储器单元中的、被包括在选定页中的存储器单元执行SLC编程操作；将通过对选定页执行正常感测操作所计数的第一故障位的数量与通过对选定页执行多感测操作所计数的第二故障位的数量进行比较；以及基于比较的结果来校正要被用于读取操作的至少一个评估时间。

  发布时间：2023-05-09 11:39:29

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• 多阶型存储器胞的感测电路与方法 公开日期：2024-09-17 公开号：CN113936712A 申请号：CN202110602897.5
  发明 多阶型存储器胞的感测电路与方法

  • 申请号：CN202110602897.5
  • 公开号：CN113936712A
  • 公开日期：2024-09-17
  • 申请人：力旺电子股份有限公司

  本发明提供一种多阶型存储器胞的感测电路与方法。该感测电路包括：一存储器胞时钟产生器、一参考时钟产生器、一计数器、一锁存信号产生器、一锁存器与一计数值至状态转换电路。存储器胞时钟产生器接收一选定存储器胞输出的一存储器胞电流，并将该存储器胞电流转换为一存储器胞时钟。参考时钟产生器接收一参考电流，并将该参考电流转换为一参考时钟。计数器接收该存储器胞时钟并产生一计数值。当该参考时钟产生的脉冲数目到达一预设计数值时，锁存信号产生器动作一锁存信号。当该锁存信号动作时，该锁存器输出一锁存计数值。计数值至状态转换电路接收该锁存计数值并输出一状态值用以作为该选定存储器胞的一存储状态。

  发布时间：2023-04-22 09:16:07

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• 存储器单元、存储器系统与存储器单元的操作方法 公开日期：2024-09-13 公开号：CN113314168A 申请号：CN202110457682.9
  发明 存储器单元、存储器系统与存储器单元的操作方法

  • 申请号：CN202110457682.9
  • 公开号：CN113314168A
  • 公开日期：2024-09-13
  • 申请人：台湾积体电路制造股份有限公司

  本公开提供存储器单元、存储器系统与存储器单元的操作方法。存储器单元的第一层包括一第一晶体管以及一第二晶体管。第一晶体管和第二晶体管以交叉耦接配置彼此连接。第一晶体管的一第一漏极结构是电性耦接到第二晶体管的一第一栅极结构。第二晶体管的一第二漏极结构是电性耦接至第一晶体管的一第二栅极结构。存储器单元的第二层包括电性耦接于第一晶体管的第一漏极结构的一第一磁穿隧接面元件，以及电性耦接于第二晶体管的第二漏极结构的一第二磁穿隧接面元件。第二层位于第一层的上方。

  发布时间：2023-06-23 07:14:53

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