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一种基于MRAM的PUF生成方法及PUF 公开日期:2024-03-12 公开号:CN117690467A 申请号:CN202211071031.7一种基于MRAM的PUF生成方法及PUF
- 申请号:CN202211071031.7
- 公开号:CN117690467A
- 公开日期:2024-03-12
- 申请人:浙江驰拓科技有限公司
本发明公开了一种基于MRAM的PUF生成方法及PUF,应用于计算机芯片安全技术领域,包括将目标MRAM中MTJ自由层的静态偏置磁场的平均值控制为0Oe;控制目标MRAM中各个MTJ的自由层磁矩处于不稳定状态;在MTJ自由层的静态偏置磁场的平均值为0Oe时,控制MTJ脱离不稳定状态,使自由层确定磁矩方向,生成PUF。先将目标MRAM中MTJ的偏置场的平均值控制为0Oe,之后使得MTJ自由层中磁场处于不稳定状态。当解除该不稳定状态,使得自由层中磁场向稳定转变时,该自由层最终形成的磁场在两个方向的几率为50%比50%,进而可以使得每个MTJ为P态或AP态的几率为50%比50%,形成高精度的物理不可克隆函数。- 发布时间:2024-03-18 07:17:58
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内存装置和在内存装置中辅助读取操作的方法 公开日期:2024-03-12 公开号:CN112837719A 申请号:CN202011295980.4内存装置和在内存装置中辅助读取操作的方法
- 申请号:CN202011295980.4
- 公开号:CN112837719A
- 公开日期:2024-03-12
- 申请人:华邦电子股份有限公司
本发明提供一种内存装置以及在内存装置中辅助读取操作的方法。内存装置可包含逻辑电路、电荷泵、开关以及感测放大器。逻辑电路配置成接收至少一个输入信号且对至少一个输入信号执行逻辑操作以输出使能信号。电荷泵耦接到逻辑电路,且配置成根据使能信号产生升压电压。开关耦接于电荷泵与感测电源线之间,且配置成根据使能信号控制电荷泵与感测电源线之间的电连接,以将升压电压供应到感测电源线。感测放大器配置成使用来自感测电源线的升压电压执行读取操作。- 发布时间:2023-06-11 11:34:03
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一种新型录音装置 公开日期:2024-03-12 公开号:CN220584930U 申请号:CN202322262419.1一种新型录音装置
- 申请号:CN202322262419.1
- 公开号:CN220584930U
- 公开日期:2024-03-12
- 申请人:云开智能(深圳)有限公司
本实用新型涉及录音装置技术领域,且公开了一种新型录音装置,包括录音笔,所述录音笔的外部设有安装环;所述安装环的一侧设有用于对录音笔进行防护的防护机构,该防护机构可便捷开合;所述安装环的另一侧转动设置有进音转向件。本实用新型提出一种新型录音装置,本实用新型通过设有防护机构,起到了对录音笔进行防护的同时,降低噪声从其它方向传来,配合进音转向件的使用,利于对进音的方向进行调节,以调节至说话者的方向,增加录音的品质。- 发布时间:2024-03-18 07:44:44
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存储器的行译码器 公开日期:2024-03-12 公开号:CN112652337A 申请号:CN201910959692.5存储器的行译码器
- 申请号:CN201910959692.5
- 公开号:CN112652337A
- 公开日期:2024-03-12
- 申请人:上海磁宇信息科技有限公司
本申请提供一种存储器的行译码器,其主要结构在于,选择译码器、前置译码器与主译码器为多对多译码器结构,选择译码器与前置译码器受控于放电信号控制线以进行选址信号的输出或清除,驱动模块设置于选择译码器的输出端以调节所有字线驱动电路的选址与读/写控制电位,其各个输出连接对应字线驱动电路。通过选择译码器、前置译码器与主译码器依据输出选址信号,结合驱动模块转换读/写操作电位,及时序模块协调多个三态门传输电路的信号延迟,在缩减组件架构的行译码器结构下,实现字线驱动电路对字线数据的选择和控制。此行译码器具有结构简单、制造成本低、可靠性高等优点。- 发布时间:2023-06-03 12:23:17
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一种便携式移动磁盘 公开日期:2024-03-12 公开号:CN220584925U 申请号:CN202322296296.3一种便携式移动磁盘
- 申请号:CN202322296296.3
- 公开号:CN220584925U
- 公开日期:2024-03-12
- 申请人:无锡市同威科技有限公司
本实用新型提供一种便携式移动磁盘,包括移动磁盘本体,其特征在于,移动磁盘本体上部中间部位连接有可调式束线带结构,且可调式束线带结构包括束线块,束线块下部与移动磁盘本体上部中间部位螺钉连接设置;束线块上部前侧一体化连接有倒U型导向板;束线块前部中间部位左右两侧分别一体化连接有滑杆。本实用新型束线块,倒U型导向板,滑杆,移动块,阻尼套和束线带的设置,有利于实现便于携带数据连接线的效果,可有效避免操作人员忘记携带数据连接线的问题。- 发布时间:2024-03-18 07:45:31
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非易失性存储器件和包括该存储器件的存储系统 公开日期:2024-03-08 公开号:CN117672309A 申请号:CN202311028190.3非易失性存储器件和包括该存储器件的存储系统
- 申请号:CN202311028190.3
- 公开号:CN117672309A
- 公开日期:2024-03-08
- 申请人:三星电子株式会社
提供了一种具有改进的裂纹检测可靠性的非易失性存储器件。该非易失性存储器件包括:字线,在第一方向上延伸;单元接触插塞,电连接到字线并在与第一方向相交的第二方向上延伸;网状裂纹检测电路,在字线上且不与字线接触;以及环形裂纹检测电路,在字线上且不与字线接触,其中,网状裂纹检测电路电连接到外围电路区域中的裂纹检测晶体管,环形裂纹检测电路包括在与第一方向和第二方向相交的第三方向上延伸的第一裂纹检测金属布线、以及在第三方向延伸的第二裂纹检测金属布线。- 发布时间:2024-03-11 07:20:02
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监测电路、刷新方法及存储器 公开日期:2024-03-08 公开号:CN117672292A 申请号:CN202211049623.9监测电路、刷新方法及存储器
- 申请号:CN202211049623.9
- 公开号:CN117672292A
- 公开日期:2024-03-08
- 申请人:长鑫存储技术有限公司
本公开涉及半导体电路设计领域,特别涉及一种监测电路、刷新方法及存储器,监测电路包括:采样模块,对初始地址采样以获取监测地址,初始地址为监测电路所在存储器中被开启的字线地址;计数模块,连接采样模块,若计数模块中存在相同的监测地址,则将相同的监测地址对应的计数器的计数值加1,若计数模块中不存在相同的监测地址,则新增监测地址对应的计数器,并将计数器的计数值置1;处理模块,连接计数模块,基于统计信号比较计数模块中各监测地址对应的计数器的计数值,以获取目标地址,并基于刷新信号对目标地址的相邻行执行刷新操作;其中,统计信号于相邻的两个刷新信号的间隔时间内提供,以提高存储器对字线地址监测的灵活性。- 发布时间:2024-03-11 07:18:22
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半导体存储装置 公开日期:2024-03-08 公开号:CN112447203A 申请号:CN202010106717.X半导体存储装置
- 申请号:CN202010106717.X
- 公开号:CN112447203A
- 公开日期:2024-03-08
- 申请人:铠侠股份有限公司
实施方式提供一种实现长寿命化的半导体存储装置。实施方式的半导体存储装置具备:多条第1配线;多条第2配线,与多条第1配线交叉;及多个存储单元,设置在多条第1配线及多条第2配线之间,且具备电阻变化层、及含有硫属元素的非线性元件层。在置位动作中,向多条第1配线中的一条、及多条第2配线中的一条之间供给置位脉冲。在复位动作中,向多条第1配线中的一条、及多条第2配线中的一条之间供给复位脉冲。在第1动作中,向多条第1配线中的一条、及多条第2配线中的一条之间供给第1脉冲。第1脉冲具备比置位脉冲的振幅及复位脉冲的振幅中的较大脉冲的振幅大的振幅,或具备与较大脉冲的振幅相同的振幅及比复位脉冲的脉冲宽度大的脉冲宽度。- 发布时间:2023-06-02 12:07:40
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电压发生电路和使用该电压发生电路的非易失性存储装置 公开日期:2024-03-08 公开号:CN113345492A 申请号:CN202010755586.8电压发生电路和使用该电压发生电路的非易失性存储装置
- 申请号:CN202010755586.8
- 公开号:CN113345492A
- 公开日期:2024-03-08
- 申请人:爱思开海力士有限公司
电压发生电路包括电压供应电路和电流偏置电路。所述电压供应电路被配置为基于第一使能信号向输出节点供应第一电源电压。所述电流偏置电路被配置为基于第二使能信号来控制偏置电流从所述输出节点流出。在所述第一使能信号被使能之后,所述第二使能信号被使能。- 发布时间:2023-06-23 07:24:11
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存储阵列及其互联结构、操作方法 公开日期:2024-03-08 公开号:CN117672284A 申请号:CN202211011155.6存储阵列及其互联结构、操作方法
- 申请号:CN202211011155.6
- 公开号:CN117672284A
- 公开日期:2024-03-08
- 申请人:浙江驰拓科技有限公司
本发明提供一种存储阵列及其互联结构、操作方法。存储阵列包括:多条位线,一行设置两条位线,包括第一位线和第二位线;多条源线,一行设置两条源线,包括第一源线和第二源线;位于每列和每行上的存储单元和晶体管,每个晶体管具有第一源/漏极和第二源/漏极;对于存储阵列的任意一行,有如下连接关系:奇数列存储单元一端与第一位线连接,另一端与第二源线连接;奇数列晶体管的第一源/漏极与第一源线连接;奇数列晶体管的第二源/漏极与第二源线连接;偶数列存储单元一端与第二位线连接,另一端与第一源线连接;偶数列晶体管的第一源/漏极与第二源线连接;偶数列晶体管的第二源/漏极与第一源线连接。- 发布时间:2024-03-11 07:17:15
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