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操作存储器装置的方法、半导体装置和数据恢复方法 公开日期:2024-03-01 公开号:CN117636979A 申请号:CN202311058578.8操作存储器装置的方法、半导体装置和数据恢复方法
- 申请号:CN202311058578.8
- 公开号:CN117636979A
- 公开日期:2024-03-01
- 申请人:三星电子株式会社
提供操作存储器装置的方法、半导体装置和数据恢复方法。操作存储器装置的方法包括:利用读取电压从第一存储器块读取其中包含至少一个磨损存储器单元的存储器单元的第一页;以及利用读取电压读取在第一存储器块中邻近于第一页延伸的存储器单元的第二页。执行操作以确定第一页中的包括“0”比特的列的位置与第二页中的包括“0”比特的列的位置之间的匹配率。此后,当匹配率超过阈值匹配率时,通过调整施加至第一存储器块中的另一页的字线的读取通过电压来读取第二页。- 发布时间:2024-03-05 07:12:34
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产生表征相对于电压分布施加的读取电压电平的元数据的存储器装置 公开日期:2024-03-01 公开号:CN117636922A 申请号:CN202311111732.3产生表征相对于电压分布施加的读取电压电平的元数据的存储器装置
- 申请号:CN202311111732.3
- 公开号:CN117636922A
- 公开日期:2024-03-01
- 申请人:美光科技公司
描述存储器装置,所述存储器装置产生表征相对于电压分布施加的读取电压电平的元数据。实例存储器子系统包括:存储器装置,其包括多个存储器单元;及控制器,其耦合到所述存储器装置,所述控制器用于执行操作,包括:使用读取电压电平相对于所述多个存储器单元的子集执行读取选通;及从所述存储器装置接收一或多个元数据值,所述元数据值表征相对于所述多个存储器单元的所述子集的阈值电压分布的所述读取电压电平,其中所述一或多个元数据值反映连接到所述多个存储器单元的所述子集的一或多个位线的导电状态。- 发布时间:2024-03-05 07:12:53
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数据处理方式、数据处理结构及存储器 公开日期:2024-03-01 公开号:CN117636998A 申请号:CN202210947965.6数据处理方式、数据处理结构及存储器
- 申请号:CN202210947965.6
- 公开号:CN117636998A
- 公开日期:2024-03-01
- 申请人:长鑫存储技术有限公司
本公开涉及半导体电路设计领域,特别涉及一种数据处理方式、数据处理结构及存储器,数据处理方式包括:获取待存储的原始数据,对原始数据进行分组以获取多个第一拆分数据,且多个第一拆分数据之间的码元数量相同;对每一第一拆分数据进行编码,生成第一编码数据,第一编码数据包括:第一拆分数据和对应于第一拆分数据的校验数据;重组第一编码数据以生成写入数据;将写入数据存储至存储单元中;获取存储单元的读出数据,并对读出数据进行解码校验以生成修正读出数据,以校正存储器在存储数据或传输数据的过程中发生的多位突发错误。- 发布时间:2024-03-05 07:10:07
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存储器装置以及该存储器装置的操作方法 公开日期:2024-03-01 公开号:CN112992229A 申请号:CN202010667100.5存储器装置以及该存储器装置的操作方法
- 申请号:CN202010667100.5
- 公开号:CN112992229A
- 公开日期:2024-03-01
- 申请人:爱思开海力士有限公司
提供一种存储器装置以及该存储器装置的操作方法。该存储器装置包括:多个存储器串,所述多个存储器串连接在位线和源极线之间,所述多个存储器串连接到设置在位线和源极线之间的第一选择线、多条字线和第二选择线;外围电路,其用于对包括在存储器串当中的所选存储器串中的所选存储器单元进行编程;以及控制逻辑,其用于控制外围电路对所选存储器单元进行编程。控制逻辑控制外围电路在编程电压被施加到与所选存储器单元连接的所选字线之前,将正电压施加到与未选存储器串连接的位线和源极线,并且在不同的时间对字线以及第一选择线和第二选择线进行放电。- 发布时间:2023-06-11 13:25:41
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存储控制芯片、固态硬盘和闪存读电压确定方法 公开日期:2024-03-01 公开号:CN116564391A 申请号:CN202310270581.X存储控制芯片、固态硬盘和闪存读电压确定方法
- 申请号:CN202310270581.X
- 公开号:CN116564391A
- 公开日期:2024-03-01
- 申请人:平头哥(成都)半导体有限公司
本申请实施例提供了一种存储控制芯片、固态硬盘和闪存读电压确定方法,该存储控制芯片包括:读取单元,用于通过n个读电压对位于闪存芯片中同一存储页包括的各存储单元进行读取,获得所述存储单元在所述n个读电压下的读取值,其中,n为大于或等于3的正整数;求和单元,用于将为第一数值的读取值转换为十进制数1,并将为第二数值的读取值转换为十进制数0,对所述存储单元在各所述读电压下的读取值对应的十进制数求和,获得该存储单元对应的求和值;定位单元,用于根据所述n个读电压和所述存储单元对应的求和值,确定用于对各所述存储单元进行读取的目标读电压。本方案能够降低确定闪存读电压过程对存储空间的占用。- 发布时间:2023-08-11 23:02:29
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磁再现处理装置、磁记录再现装置及磁再现方法 公开日期:2024-03-01 公开号:CN117636913A 申请号:CN202310087584.X磁再现处理装置、磁记录再现装置及磁再现方法
- 申请号:CN202310087584.X
- 公开号:CN117636913A
- 公开日期:2024-03-01
- 申请人:株式会社 东芝
提供能够抑制错误的磁再现处理装置、磁记录再现装置以及磁再现方法。根据实施方式,磁再现处理装置包括解码器。所述解码器包括:卷积层,其包括多个滤波器;和注意力层,其能够导出与所述多个滤波器有关的贡献度。所述解码器能够输出解码结果,所述解码结果是根据所述贡献度来对在所述多个滤波器中处理了输入信号而得到的结果进行综合而获得的。- 发布时间:2024-03-05 07:12:07
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存储系统测试系统、方法、装置、通信设备及存储介质 公开日期:2024-03-01 公开号:CN117637008A 申请号:CN202311434839.1存储系统测试系统、方法、装置、通信设备及存储介质
- 申请号:CN202311434839.1
- 公开号:CN117637008A
- 公开日期:2024-03-01
- 申请人:苏州元脑智能科技有限公司
本申请实施例提供了一种存储系统测试系统、方法、装置、通信设备及存储介质,包括:测试管理主机、光衰减器以及存储系统,存储系统包括存储设备;测试管理主机上搭载有测试系统;测试管理主机和光衰减器之间通信连接;测试系统通过调节光衰减器对存储系统中的存储设备进行测试项目对应的故障测试,并生成测试项目对应的测试分析结果。即本申请实施例中的存储系统测试系统通过存储系统、测试管理主机以及光衰减器构成,通过测试管理主机上搭载的测试系统与当前存储系统构成的待测环境对接,通过调节光衰减器进行故障测试,最终输出测试结果。通过本申请实施例中的存储系统测试系统可以充分验证待测试的存储系统在各种故障模式下的稳定性和可靠性。- 发布时间:2024-03-05 07:13:47
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块中不同字线上的每单元具有不同位的存储器设备 公开日期:2024-03-01 公开号:CN111863074A 申请号:CN201910350496.8块中不同字线上的每单元具有不同位的存储器设备
- 申请号:CN201910350496.8
- 公开号:CN111863074A
- 公开日期:2024-03-01
- 申请人:桑迪士克科技有限责任公司
本发明题为“块中不同字线上的每单元具有不同位的存储器设备”。本发明描述了用于将存储器设备配置有多个操作模式的参数的技术,所述多个操作模式包括每单元M位操作模式和每单元N位操作模式。参数可以存储在存储器设备的ROM存储位置中,并且在使存储器设备通电时加载到寄存器中。参数可以由状态机基于从控制器接收的命令序列来访问。命令序列可以包括一个或多个指定操作模式的前缀命令,例如,每单元位数、指定操作类型的命令、和要在其上执行操作的存储器单元的地址。状态机可以容易地在访问不同模式的参数之间进行切换,而控制器不包括命令序列中的参数。- 发布时间:2024-03-05 07:23:02
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用于分段静态随机存取存储器(SRAM)阵列输入/输出的内置自测试电路 公开日期:2024-03-01 公开号:CN117636994A 申请号:CN202311095008.6用于分段静态随机存取存储器(SRAM)阵列输入/输出的内置自测试电路
- 申请号:CN202311095008.6
- 公开号:CN117636994A
- 公开日期:2024-03-01
- 申请人:意法半导体国际公司
本公开涉及用于分段静态随机存取存储器(SRAM)阵列输入/输出的内置自测试电路。存储器的存储器阵列包括具有以行‑列矩阵布置的存储器单元的子阵列,其中每行包括字线并且每个子阵列的列包括局部位线。行解码器电路支持存储器电路操作的两种模式:第一模式,其中在存储器读取期间仅致动存储器阵列中的一条字线;以及第二模式,其中在存储器读取期间同时致动每个子阵列的一条字线。用于每列的输入/输出电路包括到子阵列的局部位线的输入端、耦合到位线输入端的列数据输出端以及耦合到每个位线输入端的子阵列数据输出端。支持输入/输出电路的BIST和ATPG测试。对于BIST测试选择性地控制位线输入端与列数据输出端之间的多条数据路径以提供完整电路测试。- 发布时间:2024-03-05 07:12:46
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纠正NAND Flash中多比特错误的ECC装置和方法 公开日期:2024-03-01 公开号:CN109785895A 申请号:CN201910080160.4纠正NAND Flash中多比特错误的ECC装置和方法
- 申请号:CN201910080160.4
- 公开号:CN109785895A
- 公开日期:2024-03-01
- 申请人:西安紫光国芯半导体股份有限公司
本发明提供了纠正NAND Flash中多比特错误的ECC装置和方法。该装置和方法通过将待处理数据进行空间变换,将数据从一维变换到二维空间,把数据位的错误分散到多个编码单元中,然后分别对行和列的维度上分别进行Hamming编码,将行ECC编码和列ECC编码以及数据一起保存在NAND Flash中。在数据读取时,将数据再次变换到二维空间,利用行ECC编码/列ECC编码分别进行校验,用列ECC校验成功的数据更新行数据,实现多比特纠错的目的。- 发布时间:2024-03-05 07:22:56
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