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• 倍频电路、倍频器、通信系统以及倍频电路排布结构 公开日期：2024-11-19 公开号：CN117559916A 申请号：CN202311431555.7
  发明 倍频电路、倍频器、通信系统以及倍频电路排布结构

  • 申请号：CN202311431555.7
  • 公开号：CN117559916A
  • 公开日期：2024-11-19
  • 申请人：隔空微电子（深圳）有限公司

  本发明提供一种倍频电路、倍频器、通信系统以及倍频电路排布结构，包括：输入阻抗匹配网络、倍频模块、级间放大模块以及输出阻抗匹配网络；输入阻抗匹配网络用于对输入信号阻抗匹配得到差分的匹配信号；倍频模块耦合对匹配信号的频率倍数增加，以得到具有二倍数或三倍数的倍频信号；级间放大模块用于将倍频信号的输出放大，并将级间放大模块的输入阻抗匹配至倍频模块所需的最优负载点；输出阻抗匹配网络用于将输出负载匹配至级间放大模块的最优负载点。本发明以低成本、低面积、低功耗的方案提高了倍频器的输出信号的功率，同时倍频器的输出匹配良好。

  发布时间：2024-02-15 07:47:42

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• 一种低成本数字扩频时钟生成电路 公开日期：2024-11-19 公开号：CN117335795A 申请号：CN202311256225.9
  发明 一种低成本数字扩频时钟生成电路

  • 申请号：CN202311256225.9
  • 公开号：CN117335795A
  • 公开日期：2024-11-19
  • 申请人：石河子大学

  本发明属于集成扩频时钟生成技术领域，提出了一种低成本数字扩频时钟生成电路，包括数字波形生成模块，Sigma‑delta调制器，时钟计数分频模块，低通滤波器模块，以及数据选择器模块。本发明所提出的集成扩频时钟生成电路，克服了传统扩频时钟生成电路占用面积大、功耗高、成本高的局限，利用片内系统时钟信号对输出到芯片外部的时钟信号进行调制扩频，使得扩频时钟生成电路在功耗、面积以及设计成本方面更为经济。

  发布时间：2024-01-06 07:31:14

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• 一种快速锁定锁相环电路 公开日期：2024-11-19 公开号：CN117318708A 申请号：CN202311408432.1
  发明 一种快速锁定锁相环电路

  • 申请号：CN202311408432.1
  • 公开号：CN117318708A
  • 公开日期：2024-11-19
  • 申请人：上海芯炽科技集团有限公司

  本发明公开一种快速锁定锁相环电路，属于集成电路领域。本发明将参考时钟REF_CK和PLL反馈时钟FB_CK产生的相位差信号经过DFF触发器同步后做逻辑异或运算得到加速信号LPFSW，通过加速信号LPFSW控制环路滤波器的开关MOS管M0决定MID和VCTRL_S两端电压短接与否。当LPFSW＝1时，将MID和VCTRL_S短接，加速二者的逼近，同时靠电阻R3和电容C2所形成的小RC对VCTRL_S做一定程度的滤波，避免VCTRL_S波动太大，既保证VCTRL_H的稳定性，又加快VCTRL_L和VCTRL_H的建立，从而达到缩短PLL锁定时间的效果。

  发布时间：2024-01-06 07:17:26

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• 一种伪噪声序列伴随编码的DNA存储方法 公开日期：2024-11-19 公开号：CN116707541A 申请号：CN202310626234.6
  发明 一种伪噪声序列伴随编码的DNA存储方法

  • 申请号：CN202310626234.6
  • 公开号：CN116707541A
  • 公开日期：2024-11-19
  • 申请人：天津大学

  本发明公开了一种伪噪声序列伴随编码的DNA存储方法。该方法采用分组纠错码对信息序列进行编码生成码字序列，并与伪噪声序列伴随构建两层编码序列，然后将其映射为数据DNA序列；将数据DNA序列合成、组装为中等长度DNA作为存储介质；数据读出时，对中等长度DNA进行高效建库和三代测序，从而生成测序读段；将测序读段解映射得到受损伪噪声序列，将其与已知伪噪声序列比对，确定读段对齐位置并识别插入/删节错误，然后修正码字序列并进行共识、译码。本发明具有低测序覆盖度下快速恢复数据的能力，其优势在于伪噪声序列伴随编码对插入/删节错误具有高鲁棒性，而伪噪声序列比对避免了复杂的组装操作，从而降低了处理复杂度。

  发布时间：2023-09-07 07:22:31

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• 一种低时钟抖动的分数锁相环 公开日期：2024-11-19 公开号：CN116633349A 申请号：CN202310612194.X
  发明 一种低时钟抖动的分数锁相环

  • 申请号：CN202310612194.X
  • 公开号：CN116633349A
  • 公开日期：2024-11-19
  • 申请人：无锡中微亿芯有限公司

  本申请公开了一种低时钟抖动的分数锁相环，涉及分数锁相环技术领域，该分数锁相环中设置流水线转换器对分频时钟信号以相位镜像的方式进行复制并以流水线输出机制输出多路反馈信号分别提供给多路鉴频鉴相器，每一路鉴频鉴相器和电荷泵独立鉴别输入的参考时钟和反馈信号的瞬时相位差，且彼此呈流水线操作方式，错开一个时钟周期进行鉴频鉴相，使得多个瞬时分频比产生的瞬时相位差经过电路转换，可以有效地降低同一时间内因瞬时相位差产生的压控电压波动，从而可以在不改变参考时钟和环路参数的情况下，降低压控电压的波动幅度，减小分数锁相环的抖动，可以满足输出时钟频率分辨率高且输出时钟抖动低的应用场景。

  发布时间：2023-08-25 07:30:22

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• 一种可变长度的Turbo码译码器装置 公开日期：2024-11-19 公开号：CN113872615A 申请号：CN202111176822.1
  发明 一种可变长度的Turbo码译码器装置

  • 申请号：CN202111176822.1
  • 公开号：CN113872615A
  • 公开日期：2024-11-19
  • 申请人：中国电子科技集团公司第五十四研究所

  本发明公开了一种可变长度的Turbo码译码器装置，属于Turbo码译码器领域。其包括可变长度交织器模块、控制器、SISO分量译码器模块、数据存储模块，该装置可以根据系统对信息可靠性和数据实时性不同的指标要求，由用户自行设置输入数据帧长度，可适应不同的应用场景，具有广泛的应用价值。

  发布时间：2023-07-09 07:09:22

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• 数据传输装置、其控制方法、控制装置以及设定装置 公开日期：2024-11-19 公开号：CN113711497A 申请号：CN202080029271.3
  PCT发明 数据传输装置、其控制方法、控制装置以及设定装置

  • 申请号：CN202080029271.3
  • 公开号：CN113711497A
  • 公开日期：2024-11-19
  • 申请人：欧姆龙株式会社

  本发明提供一种数据传输装置、其控制方法、控制装置以及设定装置。即便实施过采样，也可抑制在每个控制周期发送至控制装置的数据帧的数据尺寸。计数器单元(10)将表示第二次以后的计数值(Ct)的采样数据(Sd)的数据尺寸，压缩为可表达在一次采样处理中可计数的计数值的最大量(Vmax)的比特数。

  发布时间：2023-07-01 07:10:44

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• 一种基于LDPC级联的编译码方法及装置 公开日期：2024-11-19 公开号：CN113037296A 申请号：CN201911346095.1
  发明 一种基于LDPC级联的编译码方法及装置

  • 申请号：CN201911346095.1
  • 公开号：CN113037296A
  • 公开日期：2024-11-19
  • 申请人：北京新岸线移动通信技术有限公司

  本发明提供了一种基于LDPC级联的编译码方法及装置，将长码(LDPC码)与短码(RM码)级联，在内码LDPC码没有完全纠正的错误比特，可通过外码RM码来纠正；并且级联的联合迭代译码，可纠正更多错误比特。因此本级联码能实现更低的误码平台；支持多码率，在长码(LDPC码)的码长、码率固定时，通过使用不同码率的RM码，可以支持灵活的多码率；实现复杂度低，硬件复杂度主要集中在LDPC码，RM码的编译码相对简单很多，因此在增加少量复杂度的情况下，可以实现上述降低误码平台和支持多码率的效果。

  发布时间：2023-06-14 12:09:22

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• 一种高速多模式多通道LVCMOS接口电路 公开日期：2024-11-19 公开号：CN112968683A 申请号：CN202110289332.6
  发明 一种高速多模式多通道LVCMOS接口电路

  • 申请号：CN202110289332.6
  • 公开号：CN112968683A
  • 公开日期：2024-11-19
  • 申请人：中国电子科技集团公司第五十四研究所

  本发明公开了一种应用于时钟或者数据接口的高速多模式多通道LVCMOS接口电路，属于模拟集成电路领域。本发明包含3.5mA/7mAlvds接口，8mAlvpecl接口，8mA/16mAHSTL接口的综合接口电路。该电路采用共模反馈电路抑制共模电压。共模电压选择输入电路，电流源模式切换电路来保证电路功能的切换。通过电容抑制通道串扰，通过将输出晶体管源极与漏极拉宽来保证静电击穿。因为没有普通ESD电源与地环的保护电路寄生，电路工作速率大大增加。

  发布时间：2023-06-11 13:21:31

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• 误差放大器、直流变换器及电子设备 公开日期：2024-11-19 公开号：CN112769403A 申请号：CN202011606581.5
  发明 误差放大器、直流变换器及电子设备

  • 申请号：CN202011606581.5
  • 公开号：CN112769403A
  • 公开日期：2024-11-19
  • 申请人：深圳芯智汇科技有限公司

  本发明提供一种误差放大器、直流变换器及电子设备，该误差放大器包括第一放大器，第一放大器的第一输入端接收前级电路输出的信号，第一放大器的第二输入端接收基准电压信号，并且，该误差放大器还包括钳位电路，钳位电路包括第二放大器，第二放大器的输入端接收第一放大器输出的信号，第二放大器的输出端连接有补偿电路，且第二放大器的输出端向开关器件输出控制信号，开关器件通过第一电阻连接至第一放大器的第一输入端。该直流变换器包括电压变换电路、上述的误差放大器以及电压比较器。该电子设备包括上述的直流变换器。本发明能够有效的对误差放大器的输出电压进行钳位，避免钳位电路误触发，避免直流变换器输出的电压过冲的问题。

  发布时间：2023-06-07 12:09:35

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