发明

存储系统及其操作方法

2023-05-16 10:49:20 发布于四川 2
  • 申请专利号:CN202210424496.X
  • 公开(公告)日:2025-06-10
  • 公开(公告)号:CN114758696A
  • 申请人:芯动微电子科技(珠海)有限公司
摘要:本发明公开了一种存储系统及其操作方法。该系统中的DDR5DIMM包括第一子通道;第一子通道包括第一组数据缓存器和第一组DRAM芯片;第一组数据缓存器(DB)用于以第一速率通过第一组数据总线获取第一数据和第一ECC码,还用于以第二速率通过第二组数据总线将所述第一数据和所述第一ECC码存储至所述第一组DRAM芯片。第一组数据缓存器包括多个数据缓存器,第一组DRAM芯片包括多个DRAM芯片组,第一组数据总线包括多个主机侧数据总线,第二组数据总线包括多个存储侧数据总线;主机侧数据总线、数据缓存器、存储侧数据总线和DRAM芯片组一一对应。本发明支持chipkill ECC功能,且芯片使用量少,成本和功耗低。

专利内容

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 114758696 A (43)申请公布日 2022.07.15 (21)申请号 202210424496.X (22)申请日 2022.04.20 (71)申请人 芯动微电子科技(珠海)有限公司 地址 519080 广东省珠海市高新区唐家湾 镇港湾一号创意云端B栋905芯动科技 (72)发明人 黄明  (74)专利代理机构 上海熠涧知识产权代理有限 公司 31442 专利代理师 林高锋 (51)Int.Cl. G11C 11/401 (2006.01) G11C 29/42 (2006.01) G06F 12/0877 (2016.01) 权利要求书2页 说明书9页 附图6页 (54)发明名称 存储系统及其操作方法 (57)摘要 本发明公开了一种存储系统及其操作方法。 该系统中的DDR5DIMM包括第一子通道;第一子通 道包括第一组数据缓存器和第一组DRAM芯片;第 一组数据缓存器(DB)用于以第一速率通过第一 组数据总线获取第一数据和第一ECC码,还用于 以第二速率通过第二组数据总线将所述第一数 据和所述第一ECC码存储至所述第一组DRAM芯 片。第一组数据缓存器包括多个数据缓存器,第 一组DRAM芯片包括多个DRAM芯片组,第一组数据 总线包括多个主机侧数据总线,第二组数据总线 包括多个存储侧数据总线;主机侧数据总线、数 据缓存器、存储侧数据总线和DRAM芯片组一一对 A 应。本发明支持chipkil

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