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一种基于FPGA的Zstd数据压缩算法优化加速方法2023

2023-09-07 07:24:34 发布于四川 3
  • 申请专利号:CN202310685803.4
  • 公开(公告)日:2023-09-05
  • 公开(公告)号:CN116707536A
  • 申请人:中国科学院高能物理研究所
摘要:本发明公开了一种基于FPGA的Zstd数据压缩算法优化加速方法,其步骤包括:1)在主机上将待压缩数据转换为数据帧的格式后发送给FPGA;2)FPGA将输入的串行数据转换为多路并行数据,并将每一路并行数据依次经一输入数据帧转换模块、算法核、输出数据帧转换模块处理后输入一输出数据并串转换模块;其中,数据帧转换模块用于将输入的数据帧格式数据转换为axis格式数据后发送给算法核,算法核用于对输入数据进行压缩后发送给输出数据帧转换模块,输出数据帧转换模块用于将压缩数据转换为数据帧格式数据后发送给输出数据并串转换模块;3)输出数据并串转换模块将输入的多路并行数据数据转换为串行数据后发送给主机。

专利内容

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116707536 A (43)申请公布日 2023.09.05 (21)申请号 202310685803.4 (22)申请日 2023.06.09 (71)申请人 中国科学院高能物理研究所 地址 100049 北京市石景山区玉泉路19号 (乙) (72)发明人 周旭阳 程耀东 李海波 程垚松  毕玉江 高宇  (74)专利代理机构 北京君尚知识产权代理有限 公司 11200 专利代理师 司立彬 (51)Int.Cl. H03M 7/30 (2006.01) G06F 9/50 (2006.01) 权利要求书1页 说明书5页 附图2页 (54)发明名称 一种基于FPGA的Zstd数据压缩算法优化加 速方法 (57)摘要 本发明公开了一种基于FPGA的Zstd数据压 缩算法优化加速方法,其步骤包括:1)在主机上 将待压缩数据转换为数据帧 的格式后发送给 FPGA;2)FPGA将输入的串行数据转换为多路并行 数据,并将每一路并行数据依次经一输入数据帧 转换模块、算法核、输出数据帧转换模块处理后 输入一输出数据并串转换模块 ;其中,数据帧转 换模块用于将输入的数据帧格式数据转换为 axis格式数据后发送给算法核,算法核用于对输 入数据进行压缩后发送给输出数据帧转换模块, 输出数据帧转换模块用于将压缩数据转换为数 A 据帧格式数据后发送给输出数据并串转换模块; 6 3)输出数据并串转换模块将

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