一种全数字自激环路

专利内容

(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 113162612 A (43)申请公布日 2021.07.23 (21)申请号 202110400875.0 (22)申请日 2021.04.14 (71)申请人 中国原子能科学研究院 地址 102488 北京市房山区新镇北坊 (72)发明人 付晓亮　殷治国　张天爵　纪彬　 (74)专利代理机构 北京维正专利代理有限公司 11508 代理人 卓凡 (51)Int.Cl. H03L 7/08 (2006.01) H03L 7/18 (2006.01) 权利要求书1页 说明书4页 附图1页 (54)发明名称 一种全数字自激环路 (57)摘要 本发明公开了一种全数字自激电路，包括高 频腔体、高频腔体输入端的发射机、高频腔体输 出端的比较器、连接比较器输出端和发射机输入 端从而构成全数字自激环路的FPGA；所述FPGA包 括DDS、CPU、锁相环，该DDS用于使环路的频率与 腔体的谐振频率保持一致，其输入端连接CPU和 锁相环，输出端连接发射机；该CPU用于控制DDS 的幅度和相位、以及控制锁相环选择时钟源，该 锁相环用于给DDS提供时钟输入信号，其特征在 于：该全数字自激电路采用DDS作为系统的信号 源，具体为采用DDS的输出作为DDS的时钟输入， 所述的发射机即为放大器，本发明把大家认为只 A 能在他激环路中应用的DDS核心器件应用到自激 2 环路中，而且实现方式非常简单,经过实验室测 1 6 2 试成功,取得了预料不到