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一种降低时钟信号抖动的电路2025

2024-03-02 07:38:44 发布于四川 0
  • 申请专利号:CN202311709206.7
  • 公开(公告)日:2025-04-08
  • 公开(公告)号:CN117595865A
  • 申请人:深圳新港海岸科技有限公司
摘要:本申请公开一种降低时钟信号抖动的电路,应用于电子电路技术领域。所述降低时钟信号抖动的电路包括:锁相环芯片和多个应用电路。所述锁相环芯片包括多个输出端,多个所述输出端分别与多个所述应用电路相连,多个所述输出端用于分别为多个所述应用电路提供时钟信号,多个所述应用电路为根据应用需求设计的电路;多个所述输出端中具有输出的时钟信号的频率和相位均相同的相关输出端,连接所述相关输出端。如此,通过在板级将锁相环芯片输出为同频同相的时钟信号的相关输出端连接起来,以降低应用电路接收到的同频同相的时钟信号的非相关噪声,从而降低时钟信号抖动。

专利内容

(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 117595865 A (43)申请公布日 2024.02.23 (21)申请号 202311709206.7 (22)申请日 2023.12.12 (71)申请人 深圳新港海岸科技有限公司 地址 518042 广东省深圳市福田区沙头街 道天安社区深南大道6019号金润大厦 八层 (72)发明人 皮德义 郑慧  (74)专利代理机构 北京集佳知识产权代理有限 公司 11227 专利代理师 张艺 (51)Int.Cl. H03L 7/10 (2006.01) H03L 7/089 (2006.01) 权利要求书1页 说明书7页 附图2页 (54)发明名称 一种降低时钟信号抖动的电路 (57)摘要 本申请公开一种降低时钟信号抖动的电路, 应用于电子电路技术领域。所述降低时钟信号抖 动的电路包括:锁相环芯片和多个应用电路。所 述锁相环芯片包括多个输出端,多个所述输出端 分别与多个所述应用电路相连,多个所述输出端 用于分别为多个所述应用电路提供时钟信号,多 个所述应用电路为根据应用需求设计的电路;多 个所述输出端中具有输出的时钟信号的频率和 相位均相同的相关输出端,连接所述相关输出 端。如此,通过在板级将锁相环芯片输出为同频 同相的时钟信号的相关输出端连接起来,以降低 应用电路接收到的同频同相的时钟信号的非相 A 关噪声,从而降低时钟信号抖动。 5 6 8 5 9 5 7 1 1

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